Verilog HDLでの数値リテラル（定数）の書き方 - Qiita

ブログ記事の焼き直しですみませんが、私が Verilog HDL を書き始めて一番ハマった（バグった）部分です。 Veritakのたっくさんに教えて頂いたバグでした。わからなかったので、とっても助かりました。ありがとうございました。 （書き方が全くわからないので、平文で書きます。ご容赦を。。。） Spartan-3E Starter Kit （http://japan.xilinx.com/products/boards-and-kits/HW-SPAR3E-SK-US-G.htm） のDDR SDRAMのコントローラを作った時の話です。フロムスクラッチで練習のために書いてまして、FIFOも自分で書きました。その時に、Xilinx社のプリミティブの中で、Dual Port RAMライブラリのRAM16XDをメモリとして使用しています。Write Pointer(wp) と Read Poi

[palmyra]

定数もちゃんとビット幅指定して書く