Verilog-HDL:文法(5)

┌────────────────┐ │Verilog-HDL基本理解 │ │文法からシミュレーション記述まで│ │- - - - - - - - - - - - - - - - │ │文法(5) │ └────────────────┘ [<<戻る] [進む>>] [▲HDL Home▲] [目次]・シミュレーション記述概要 + テストベンチの構成 + テストベンチ用moduleの構成 ・テストベンチの記述例 + モチーフ回路 + モチーフ回路のテストベンチ ●シミュレーション記述概要 ◆テストベンチの構成 ・テストベンチとは、自分が作成した回路(module)に、シミュレーション上で信号を 印加/観察するためのデータ構造を指します。 ・Verilog-HDLではテストベンチもmodule構造を持っています。以下にテ