Verilogの慣性遅延と伝播遅延 - FPGA開発日記

最近までハードウェア設計における慣性遅延と伝播遅延について知らなかったのでメモ。 VHDLでは、明確に慣性遅延と伝播遅延についての文法があるらしい。Verilogでは結構ややこしい。 まずは例題 以下のようなVerilogを記述した。それぞれinertial_ff, transport_ffの値はどうなる？ module delay_model; reg clk; reg [ 7: 0] ff; reg [ 7: 0] transport_ff, inertial_ff2; wire [ 7: 0] inertial_ff; always @ (posedge clk) begin ff <= $random; end assign #300 inertial_ff = ff; always @ (ff) #300 inertial_ff2 <= ff; always @ (ff) tra