VerilogとVHDLの記述比較

サブ・モジュール:mod_a Verilog-HDL クロック同期のレジスタはalwaysで記述しています。 module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule クロック同期のレジスタはprocessで記述しています。 library IEEE; use IEEE.std_logic_1164.all; entity mod_a is port ( clk : in std_logic; rst_x: in std_logic; i_in : in std_logic_