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SystemVerilog - Wikipedia
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SystemVerilog - Wikipedia
SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、主に検証に関する機能が拡張・... SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、主に検証に関する機能が拡張・統合されている。2002年にAccelleraに対して Superlog 言語を寄付したことで生まれた[1]。検証機能の部分はシノプシスが提供した OpenVera に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化された[2]。 SystemVerilog は Verilog-2005 の拡張であり、機能的に上位互換となっている。以下では、Verilog-2001 から SystemVerilog で拡張した部分について解説する。Verilog-2001 との共通部分は Verilog を参照。 Verilog HDLと同様、その機能は、 設計機能 - 電子回路およびシミュレータで利用可能 検証機能