インテル、次期Itaniumプロセッサ「Poulson」の詳細を明らかに--ISSCC
Intelは米国時間2月20日、「Itanium」プロセッサの次期バージョン（開発コード名「Poulson」）について詳細を公開した。電源管理、信頼性、アーキテクチャにおいて改良が加えられている。同プロセッサのリリース予定時期は定められていない。 このItaniumの次期バージョンは、「Xeon」プロセッサアーキテクチャの利点を活用するように設計されている。両チップはピン互換となる予定。Itaniumは、UNIXおよびメインフレーム市場をターゲットとし、一方のXeonは、Windows、Solaris、Linuxを搭載するマシン向けである。 Intel Architecture Group担当バイスプレジデントとMicroprocessor Development Groupのディレクターを兼務するRory M. McInerney氏は、サンフランシスコで開催されるInternationa
後藤弘茂のWeekly海外ニュース
●電力効率の面で優れるSMT Intelは来週、上海で開催する技術カンファレンス「Intel Developer Forum(IDF)」で、次期CPU「Nehalem(ネハーレン)」のマイクロアーキテクチャの概要を明らかにする見込みだ。Nehalemについては、前回のIDFで、CPUコア以外のインターフェイス回りと命令セットについてはある程度明らかにされた。しかし、CPUコア自体の拡張については、Intelは秘したままだった。今回のIDFでは、いよいよNehalemの内面が公開される。そのIDFに先立って、IntelはNehalemの概要の大まかな概要などを明らかにした。 Nehalemマイクロアーキテクチャのハイライトは、CPUコアにHyper-Threadingと同じSMT(Simultaneous Multithreading)技術を実装したことだ。Nehalemでは、各CPUコアが
追記 NehalemにもTLBエラッタが存在？:パソコンつくーる
Fudzilla Nehalem also has a TLB bug Core i7にもTLBエラッタが発見されたようですね。 IntelのPDFの37ページにある"AAJ1 Clarification of TRANSLATION LOOKASIDE BUFFERS (TLBS) Invalidation"という部分に書かれています。 稀にハングアップしたりデータが壊れてしまう事があるようです。 TLBエラッタといえば少し前にPhenomで問題になりましたが、BIOSの修正で直りましたね。 しかし10%程度パフォーマンスが低下してしまいました。 今回もBIOSのアップデートで修正されるようですが、パフォーマンスの低下があるのか、また起こるとしたらどれぐらいの確率なのかが気になりますね。 大事にならなければ良いですが･･･ The Tech Report Do Core i7s have
【コラム】コンピュータアーキテクチャの話 (146) TLBの構造とTLBミスへの対応法 | エンタープライズ | マイコミジャーナル
図5.5に2wayセットアソシアティブ方式のTLBの構造を示す。仮想アドレス(Virtual Address)の中位の部分をインデックスとしてTLBをアクセスし、上位仮想アドレス(VA H)の一致を検査し、一致したWayの物理アドレスと属性を使用する。また、どちらのwayもヒットしなかった場合(TLBミス)は、メモリ上のページテーブルを読んで物理アドレスと属性を得る。そして、その内容をTLBに登録する。 TLBミスが発生した場合、ハードウェアがメモリ上のページテーブルを読んでTLBを入れ替えるプロセサもあるが、後述の2段階のページテーブルのようにアドレス変換構造が複雑になるにつれて、OSに割り込みを上げて、ソフトウェア的にページテーブルを読み、TLBの内容を入れ替えるという方式のプロセサが多くなって来ている。 図5.5 2wayセットアソシアティブ方式のTLB ページテーブルはプログラム(
【後藤弘茂のWeekly海外ニュース】IDFで公開された「Nehalem」の内部アーキテクチャ
●L2キャッシュまでを含んだCPUコアブロック Intelは、4月2～3日にかけて中国上海で開催されている技術カンファレンス「Intel Developer Forum(IDF)」において、次期CPUマイクロアーキテクチャ「Nehalem(ネハーレン)」の概要を発表した。 Nehalemは一言で説明すると、現在のCore Microarchitecture(Core MA)の骨格に、新たにSMT(Simultaneous Multi-Threading)や3階層のキャッシュ、階層化したTranslation Lookaside Buffer (TLB)や分岐予測ユニットを始め、さまざまな機能を加えることでCPUコアのパフォーマンスアップを図ったCPUだ。加えて、高速インターコネクト「QuickPath Interconnect(QPI)」とDDR3 DRAMインターフェイスを実装し、システ
【後藤弘茂のWeekly海外ニュース】Intelが概要を明かしたオクタコアCPU「Nehalem-EX」
●IntelのハイエンドCPUの今後を占うNehalem-EX Intel CPUはいよいよ8コア(オクタコア:Octa-core)の世界に突入する。ISSCC(IEEE International Solid-State Circuits Conference)でIntelは、同社初のオクタコアCPU「Nehalem-EX」の概要を明らかにした。Nehalem-EXは、元々「Beckton(ベックトン)」というコードネームで知られていた。Nehalemアーキテクチャの8個のCPUコアに、24MBのL3キャッシュを搭載する。 Nehalem-EX自体は、MP(Multi-Processor)サーバーをメインターゲットにしたハイエンドのサーバー向けCPUだ。しかし、8コアは、おそらくコンシューマ向けPCにとってもすぐ目前にある。Intelが、今のところパフォーマンスCPUについては、CPUコ
コンピュータアーキテクチャの話 Hisa Ando | コラム | エンタープライズ | マイコミジャーナル
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新命令AVXがもたらすx86の次の革新 その特徴とは (1/4)
拡張命令から見るx86 CPUの最終回は、拡張命令の今後について語ろう。とは言っても、ここで述べるのはあくまで現時点で見えているだけの話である。 Sandy Bridgeで新命令「AVX」が追加 Larrabee命令のx86導入はまだ先？ まず、本筋とあまり関係ない話を片付けておこう。インテルが現在「Larrabee」と呼ばれるGPU(というかStream Processor)を開発中なのは、すでに周知の事実だ。このLarrabeeでは、「LRBni」(Larrabee New Instructions)と呼ばれる新しい拡張命令が搭載されることがすでに明らかにされている。 LRBniに合わせて、32個の新しい512bitベクタレジスター「v0～v31」と、8つの16bitマスクレジスター「k0～k7」が追加され、(少なくとも)Vector Arithmetic/Logical/Shiftの
後藤弘茂のWeekly海外ニュース
●最初の世代のLarrabeeをゲーム機に載せるのは困難 ソニー・コンピュータエンタテインメント(SCE)は、次世代のゲームコンソール(据え置きゲーム機)PLAYSTATION 4(PS4)のCPU&GPU選定を進めている。選定の中で、SCEはPS3に使っているCell Broadband Engine(Cell B.E.)を拡張する方向だけでなく、他のCPUを使うことも検討している。そして、その中には、Intelのスループットプロセッサ「Larrabee(ララビ)」をCPU&GPUとして使う案もあった。 Larrabeeは、最初の世代で最大16コアと推定される多数のCPUコアを集積したメニイコアCPUだ。16wideとSSEの4倍のベクタ演算ユニットを備え、GPUと同じように3Dグラフィックス処理を行なうことができる。CPUコア自体はx86互換であり、通常のCPUとして扱うことが可能だ。
Larrabee計画中止で盛り上がる「IntelがNVIDIA買収」説
Intelが第1世代の「Larrabee」GPUを断念したことで、同社がGPUでの戦いに戻るためにライバルのNVIDIAを買収するのかどうかをめぐる議論が起きている。 Intel関係者は12月4日に、開発の問題から、同社初のGPGPU（汎用GPU）計画を中止すると発表した。このプロセッサは2007年に初めて明らかにされ、数度延期されたものの、2010年初めに登場する予定だった。 Larrabeeは9月のIntel Developer Forum（IDF）でデモが行われ、11月のSupercomputer 2009でも披露された。この製品はAMDやNVIDIAの製品に対抗するものとなるはずだった。 ブロガーのロバート・クリングリー氏は12月8日のエントリで、IntelはLarrabeeを中止したことで、NVIDIAを買収するほかなくなったと述べている。AMDが計画しているCPU-GPU「Fu
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