RISC-V Instruction Set Privileged Architecture 1.10 / User-Level ISA 2.2が出ました - FPGA開発日記

RISC-V Instruction Set Architectureに更新が入っていた！こういうのをシレッとアップグレードするのは正直止めてほしいのだが。。。 User-Level ISA Specification 2.1 –> 2.2 (2017/05/07) Draft Privileged Architecture 1.9.1 –> 1.10 (2017/05/07) どうやら6th RISC-V Workshopの時期を見込んで更新がされたようね。 まだ詳細をチェックしていないのだが、徐々に追記して行こう。まずはPrivileged Architectureの方からチェックしている。 まだ1.9.1との差分しかチェックしていないが、ザックリとしたところでは、 CSRのShadowレジスタは削除された。v1.9.1までは、CSRのShadowレジスタアドレスというものが定義されて

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"ハイパーバイザーモード(H-Mode)は削除された。なんと！"