半導体チップの高速化や小型化を実現する技術として研究開発が続けられているモノリシック3D（3次元） ICだが、数多くの難しい課題が残っているようだ。 課題が山積するモノリシック3D IC 「モノリシック3D（M3D）技術は、半導体チップの高速化と低価格化、小型化を実現していくための手法として、非常に有望視されている。しかし、ここ数四半期にわたって注目を集めてきたものの、関連する多くの取り組みがまだ研究段階にあることから、技術の向上とエコシステムの構築を実現するには、まだ数々の問題が山積している」 これは、米国カリフォルニア州サンフランシスコで2017年10月16～19日に開催された年次イベント「IEEE S3Sカンファレンス」において提示された見解である。同イベントでは、ARMやCEA-Leti（フランス原子力庁の電子情報技術研究所）、DARPA（米国防高等研究計画局）、Mentor Gr

TechInsightsが、Appleの「iPhone 8 Plus」を分解し、搭載されたSoC（System on Chip）「A11 Bionic」の写真を公開した。 ダイサイズは30％縮小 Appleの「iPhone 8 Plus」に搭載されたSoC（System on Chip）の中身が明らかになった。アプリケーションプロセッサ「A11 Bionic（以下、A11）」は、A10に比べてダイサイズが30％縮小されている一方で、2基のCPUコアと機械学習ブロックが追加されているようだ。 TechInsightsは、SoCだけでなく、カメラとモデムチップの詳細も伝えている。なお、今回明らかになったのは一部の情報であり、SoCの分解は現在も進行中だという。 A11のダイサイズは89.23mm2で、前世代のSoC「A10」に比べて30％小さくなっている。TechInsightsの代表者がEE

IC Insightsは、フラッシュメモリへの設備投資は実質的にその全てが、3D NANDプロセス技術に向かうと見ている。それは、韓国の平沢市にあるSamsung Electronicsの新工場における3D NANDの生産を含む。 Samsung Electronics、SK Hynix、Micron、Intel、東芝、Western Digital、SanDisk、Yangtze River Storage Technologyは、今後数年の間に3D NANDフラッシュの容量を大幅に増やす予定だ。 しかし、過度の投資が設備の過剰を招き、その後の価格低下をもたらすことは、メモリ市場の歴史が示している。IC Insightsは、3D NANDフラッシュメモリが供給過多に陥るリスクは現時点で既に高く、今後さらに増していくと見ている。 関連記事 2017年の半導体設備投資費、上位11社は10億ド

価格高騰はしばらく続く 市場アナリストによると、DRAMとNAND型フラッシュメモリの価格は上昇していて、この傾向は今後も続くと予想されるという。多くの人が、現在のメモリ市場の状況を需要と供給の一時的なバランスの崩れによるものと認識していて、3D（3次元） NANDフラッシュメモリの製造が成熟期に達すると、市場が安定すると期待しているようだ。しかし、DRAM市場の供給がいつ改善するかは誰にも分からない。 需要を観測すると、一部の市場セグメントは成長しているものの、キラーアプリケーションや急成長している市場セグメントはない。つまり、問題は供給サイドにあるということだ。 Micron Technologyによると、2017年のDRAMのビット成長率は15～20％で（下図を参考）、過去20年間で最も低い値になると予想されるという。ビット成長率の低下の要因は、DRAMの製造プロセスの微細化が限界に

今回は、Globalfoundriesの製品ロードマップを解説する。AMDが全面的に製造を委託しているだけに、ここの動向も当然気になるところである。 サムスンと提携し 14LPEと14LPPを提供開始 さてそのGlobalfoundries、AMD FXやAPU世代では28nm SHP(SuperHighPerformance)プロセスをベースに製造していたが、動作周波数は上がるものの消費電力が大きすぎるということで、Carrizzoの世代ではセルライブラリーを7.5/9トラックのものに切り替えて省電力化を図るという、なんとなく本末転倒な結果に陥っていたのは既報のとおり。 Globalfoundriesはこの28nmのSHP以外に28nm HPP(High Performance Plus)と28nm SLP(Super Low Power)の2つのプロセスを提供していたが、AMDはこれら

(Source:IBM Research Alliance Builds New Transistor ... / It's Official; IBM Launches ...) ＜ザックリ意訳＞ IBMは業界初の5nmチップの開発に成功したことを発表しました。10nmテクノロジーと比較すると、最大40％の性能向上と75％の省電力を実現し、スマートフォンなどのバッテリーを2～3倍長く使用することができます。 上記内容が海外メディア各所で報じられました。実際に5nm製品が市場に出回るのがいつになるかまでは言及されておらず、普及するのはまだまだ先になるでしょうが、バッテリーの長持ちは非常にありがたいですね！

(Source:TSMC set to move 7nm to volume production in 2018) ＜ザックリ意訳＞ TSMCは2018年に7nmプロセスの大量生産を予定しており、2019年にはEUVを利用した7nmプロセスの改良版が量産可能になることを発表した。また、2019年にはモバイルやHPC製品をターゲットにした5nmプロセスのリスク生産も予定していると共同CEOのC.C. Wei氏は述べた。 上記内容がDigiTimesで報じられました。早いものでもう7nmの影が見えてまいりました。 TSMCは2016年1月から　「2017年に7nmの試作、2018年に7nmの生産、2020年には5nmも可能だろう」　と言っていましたが、今回の発表をみるに今のところ順調な感じでしょうか。

ムーアの法則、半導体業界はどう捉えるべきか（前編）：技術開発の指針の役割は終えた？（1/2 ページ） 台湾Etron TechnologyのCEOであるNicky Lu氏は、「ムーアの法則」は、技術開発の方針としての役目を既に終え、ビジネス的な意味合いの方が強くなっていると述べる。半導体メーカーが今、ムーアの法則について認識すべきこととは何なのか。 ムーアの法則の「形骸化」 Intelは、同社の14nmプロセスチップのトランジスタ数が競合製品よりも多いとして、「ムーアの法則はまだ終息を迎えていない」との主張を今後も続けるだろう。IntelがIntelであるためには、自らの目的を達成するためのストーリーが必要なのだ。 しかし、より優れた価値を探し求めている他の半導体メーカーが、このようなIntelのストーリーを適用する必要は必ずしもない。 今や、プロセス技術の名称は、あまり意味を成していない

2.5D（2.5次元）の新世代パッケージング技術：福田昭のデバイス通信（104） TSMCが解説する最先端パッケージング技術（3）（1/2 ページ） TSMCが開発した2.5次元のパッケージング技術「CoWoS（Chip on Wafer on Substrate）」と「InFO（Integrated Fan-Out wafer level packaging）」を解説する。CoWoSでは、「シリコンインターポーザ」の導入により、樹脂基板では困難な微細配線が可能になった。InFOは、樹脂基板とバンプを省いたことで、低コストで高密度な再配線構造を形成できるようになり、パッケージの小型化と薄型化を実現した。 シリコンによる中間基板（インターポーザ）の導入 2016年12月に開催された国際学会IEDMのショートコース講演（技術解説講演）から、「システム集積化に向けた最先端パッケージング技術（Ad

3次元集積化（3D IC）の理想と現実：福田昭のデバイス通信（103） TSMCが解説する最先端パッケージング技術（2）（1/2 ページ） 今回は、なぜシステムを複数のチップに分ける必要があるのかを説明する。後半では、パッケージに求められる目標を達成する“究極のパッケージング技術”として期待されたシリコン貫通ビア（TSV: Through Silicon Via）と、旧世代のパッケージング技術との間に存在する、大きなギャップについて解説したい。 システムを複数のチップに分割する理由 2016年12月に開催された国際学会IEDMのショートコース講演（技術解説講演）から、「システム集積化に向けた最先端パッケージング技術（Advanced Packaging Technologies for System Integration）」と題する講演の概要をシリーズでご紹介している。講演者はシリコンフ

NVIDIAがMOSFETの比例縮小則（デナード則）を解説（後編）：福田昭のデバイス通信（98） 高性能コンピューティングの相互接続技術（3） 後編では、修正版のデナード・スケーリングを解説する。修正版のデナード・スケーリングでは、微細化によってMOSFETの密度は2倍に増えるものの、動作速度は高くならず、消費電力は1.4倍となる。そのため、消費電力を増やさないためには、MOSFETの密度を2倍ではなく、1.4倍にとどめる必要があるのだ。 修正版のデナード・スケーリングとは 2016年12月に開催された国際学会IEDMのショートコースから、「将来のコンピュータにおける相互接続の課題（Interconnect Challenges for Future Computing）」と題するNVIDIAの講演概要をご紹介している。講演者はNVIDIAで研究担当シニア・バイスプレジデント兼チーフサイエ

NVIDIAがMOSFETの比例縮小則（デナード則）を解説（前編）：福田昭のデバイス通信（97） 高性能コンピューティングの相互接続技術（2）（1/2 ページ） 1970年代から1990年代にかけて、半導体集積回路は「デナード・スケーリング」という法則に沿って高密度化と高速化を達成してきた。今回は、デナード・スケーリングの内容と、なぜ1990年代以降は、この法則に沿って微細化を進めることが困難になったのかを説明する。 デナード・スケーリング（比例縮小則）とは何か 2016年12月に開催された国際学会IEDMのショートコースから、「将来のコンピュータにおける相互接続の課題（Interconnect Challenges for Future Computing）」と題するNVIDIAの講演概要をご紹介している。講演者はNVIDIAで研究担当シニア・バイスプレジデント兼チーフサイエンティストを

「SEMICON West 2016」、Synopsysが予測する5nm世代のトランジスタ技術：福田昭のデバイス通信（93）（1/2 ページ） Synopsysの講演では、5nm世代のトランジスタのシミュレーション評価結果が報告された。この結果からはFinFETの限界が明確に見えてくる。5nm世代に限らず、プロセスの微細化が進むと特に深刻になってくるのが、トランジスタ性能のばらつきだ。 5nm世代の設計と製造を最適化する 半導体製造装置と半導体製造用材料に関する北米最大の展示会「SEMICON West 2016」が7月12～14日に米国カリフォルニア州サンフランシスコのモスコーンセンター（Moscone Center）で開催された。12日には「FORUM」（フォーラム）と称する併設の講演会があり、専門テーマに関する解説や展望などを数多くの研究者や技術者、経営者などが発表した。 中でも興味

印刷する メールで送る テキスト HTML 電子書籍 PDF ダウンロード テキスト 電子書籍 PDF クリップした記事をMyページから読むことができます ムーアの法則は、これまで数十年間にわたって集積回路のイノベーションの進歩を支配してきたが、2021年には通用しなくなるかもしれない。最近米国半導体工業会（SIA）が発表したレポート「国際半導体技術ロードマップ」（ITRS）によれば、この年には、マイクロプロセッサで使用されるトランジスタをこれ以上微細化することは現実的ではなくなるという。 ムーアの法則とは、集積回路に使用されるトランジスタの数に関する経験則だ。この法則の名前は、1965年に初めてこの予想を発表し、1975年に修正したIntelの共同設立者Gordon Moore氏にちなんでいる。 シリコンチップにより多くのトランジスタを詰め込むためには、トランジスタそのものが微細化される

「ムーアの法則」を超えた進化：この10年で起こったこと、次の10年で起こること（4）（1/3 ページ） Intelをはじめとした半導体メーカーは「ムーアの法則」に従うように、ほぼ2年に1度のペースで新たな微細プロセステクノロジーを導入し進化を続けてきた。しかし、近年は少しその様子が変わりつつある。特に台頭著しい新興メーカーは、独自のペースで進化を遂げてきている。 フルノード／ハーフノード 半導体チップはおおよそ過去30年間、「ムーアの法則」と呼ばれる経験則に従って微細化を進めてきた。 過去10年間でも、 「130nm→90nm→65nm→45nm→32nm→22nm→16nm」 という微細化が実現された。 この数字はあくまでも指標数字であって、各メーカーによって若干の差異がある。90nmのデザインルールで製造したものをフルノードと呼び、90nmのルールで設計されたデータを0.9倍したもの（