MyHDL は Python の内部 DSL として実装された HDL( http://www.myhdl.org/doku.php/start によれば HDL and HVL (Hardware Verification Language) としている)です。 ダウンロード http://sourceforge.net/projects/myhdl/files/ から myhdl-0.7.tar.gz をダウンロードします。 インストール tarball を展開し、その中にある setup.py を管理者権限で実行します。私の環境では次のようなコマンドになりました。 $ gzcat myhdl-0.7.tar.gz | tar xf - $ cd myhdl-0.7 $ sudo python2.7 setup.py install 高階関数とデコレータ MyHDL が多用している P
Pyverilogは,ハードウェア記述言語Verilog HDLで記述されたハードウェアデザインの解析とコード生成を行うための,Python実装のツールキットです. githubからダウンロード Pyverilog: Python-based Hardware Design Processing Toolkit for Verilog HDL 構成 Pyverilogは4つのツールで構成されています. 構文解析器 (vparser) データフロー解析器 (dataflow) コントロールフロー解析器 (controlflow) コード生成器 (ast_code_generator) すべてのコードはPythonで記述されており,全体で12,000行程度とコンパクトなツールに仕上がっています. 構文解析器 構文解析器は,最もポピュラーなコンパイラコンパイラLex-YaccのPython実装の
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