”Spartan3A Starter KitのDDR2 SDRAMコントローラIOテストモジュールのシミュレーション2”でCore Generatorで生成したFIFOがフリーランクロックでないとおかしくなる件だが、結局、XilinxCoreLibフォルダのFIFO_GENERATOR_V4_4.vを見てもよくわからなかった。 この上は、自分で非同期FIFOを作ろうか?と思って、調べていたら、Asynchronous FIFO(verilogのサンプル)を見つけたが、これを非同期リセットに書き換えてやってみたが、まだシミュレーション結果がおかしい。 そのほかに、非同期FIFOの資料はSunburst Design, Inc.のSimulation and Synthesis Techniques for Asynchronous FIFO Designがあったが、結構長いので、あまり読む気
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