SystemVerilogによる検証の基礎｜森北出版株式会社

SystemVerilogによるハードウェア検証技術を詳説！ 検証に必要なSystemVerilogの基本知識をカバーしつつ、 ランダムスティミュラスの生成、ファンクショナルカバレッジ、 アサーション、さらにはUVMを利用した検証作業について、 膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。 コードの記述例も多数掲載。手を動かしながら読み進めることによって、 複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。 検証作業に携わるエンジニア必読の1冊。 第1章 概要 第2章 SystemVerilogに関する予備知識 第3章 ランダムスティミュラスの生成 第4章 ファンクショナルカバレッジ 第5章 アサーション 第6章 UVM 第7章 補足