AMD/Xilinx Vivado を Docker コンテナに閉じ込める | Tosainu Lab
以前 (といっても6年近く前なんですね…) かいた[「Xilinx の開発ツールを Docker コンテナに閉じ込める」](/blog/2018/09/15/install-xilinx-tools-into-docker-container/)がそこそこ反響あったみたいです。やっぱり環境構築の流用性や再現性向上であったり、CI/CD 含む build automation の需要は FPGA 界隈にもあったんだなーという感じです。単純に Docker だとかコンテナ技術だとかの流行りに乗っただけというのもあるかもですが、いずれにしてもこうしたツールや技術が FPGA 界隈で少しでも注目されたのならよかったかなと思います。 あれから状況はかなり変わりました。Xilinx は AMD になったり、SDK は Vitis になったり、その Vitis も最近のバージョンで様相が大きく変わったり
高位合成によるFPGA回路設計を読んで、MNISTを試してみた - Qiita
罠1: Bootgenでエラー発生 5-3-2 DPU動作環境の構築で、VitisプラットフォームにDPUを組み込むところがあるんですが、森北出版さんから提供されているVitisカスタムプラットフォームを使っても、Bootgenでエラーが発生して、bootimageが生成できませんでした。エラーメッセージを見た感じ、各ファイルの格納場所の指定を変更する必要がありそう・・・というのは分かるんですが、どこでそれを変更するのかが分からん、と。 [WARNING]: [fsbl_config] a53_x64 | a53_x32 | r5_single | r5_dual is no more supported. Use 'destination_cpu' attribute for bootloader partition [ERROR] : Cannot read file - /home/
FPGA の Partial Reconfiguration の紹介(Vivado デザインフロー編) - Qiita
はじめに Partial Reconfiguration とは Partial Reconfiguration とは FPGA の一部を（他の部分は生かしたまま）書き換える技術です。この記事では Xilinx社の Vivado で Partial Reconfiguration を使うためのデザインフローを紹介します。 Partial Reconfiguration の利点 従来の Full Reconfiguration では FPGA を書き換えるためには一度FPGA 全体をリセットしてFPGA全体のビットストリームをダウンロードする必要があります。この書き換え期間中は FPGA 自体がダウンロードモードに入っているため、例えば外部にディスプレイや外部機器があっても動作させることはできません。 FPGA の規模が大きくなるにつれて、一つのFPGA内に複数の機能を入れることが多くなりまし
言語モデルを高位合成でFPGAに実装してみた
言語モデルを高位合成でFPGAに実装してみた Turing株式会社のリサーチチームでインターンしているM1の内山です。 Turing株式会社では大規模基盤モデルによる完全自動運転を目指しており、その実現に欠かせない技術として大規模言語モデルの研究開発を行っています。 Generative AI LLMの広範な知識と思考能力に加え、視覚情報やセンサーデータなどの多様な入力を受け入れることで、車の周囲の状況を正確に認識します。さらに、世界モデルを適用することで、高度な空間認知と身体性を獲得し、実世界に対応した生成AIを実現します。 https://tur.ing/ より引用 しかしながら、従来の大規模モデルはデータセンターという大量のGPU・潤沢な電源・安定した地盤を備えた豊かな環境で処理されるものであり、対して自動車というものは余りにも狭く、電源が乏しく、振動が大きいという劣悪極まりない環境
ChiselのパラメタライズによりGenericなモジュールを作成する手法 - FPGA開発日記
Chiselによりインタフェースのパラメタライズの検討を行う。例えば、汎用インタフェースを使用してバスのマルチプレクサを構成することを考える。 インタフェースとしては以下のものを使う。以下のGenBundleはTで汎用化されている。valid, sideband, dataの信号線が用意されており、dataは一般化されており、任意のデータ型を渡すことが可能である。 class GenBundle[T <: Data](dataType: T) extends Bundle { override def cloneType: this.type = new GenBundle(dataType).asInstanceOf[this.type] val valid = Output(Bool()) val sideband = Output(UInt(10.W)) val data = Out
FPGAにおけるベンダフリーな検証環境について
はじめに 技術部のcpcと申します。FPGA等での回路設計や所謂IoTセキュリティをしています。 さて、FPGAへ実装を行う場合、最終的にはどこかのベンダの製品を使う訳でベンダ依存になるのは当たり前の事ではありますが、ベンダIPが密結合していない部分等で可搬性が高い構成にしたいことは多いです。 そこで今回はオープンソースツールを使ったベンダフリーな検証について書きたいと思います。 有り体に言ってしまえば「 UVM, Verilogシミュレータ, 波形ビューワ…この世にはもっと良いベンダ実装が有ったほうが良い物が沢山あります。それらをOSSのパワーでフォローします。」という事ですね。 なおVerilog系、特に断りがない場合はverilog-2005とSystemVerilog-2012に対応しているツールだけを紹介します。また、本稿でVerilogと書いた場合Verilog-HDLだけでは
FPGA開発環境をクラウド化した話 - Qiita
要約 Googleクラウド上の仮想マシンでAltera Quartus PrimeによるFPGA開発＆ビルドを行い、手元のFPGAボードとVPN経由でUSB接続して動かした話。4コア＋15GBメモリの開発環境を1時間あたり50円以下で使え、使わないときはOFFにしておけて便利。 DE0-Nano-SoCにブレッドボードと7セグ乗せたところ 3/11追記 keiさん情報によると、Xilinx Vivadoだとちょっと工夫するだけで同様のことができるらしい。最初っからX使っとけって話か。。 いきさつ ひさびさにFPGAをさわりたくなってDE0-Nano-SoCを買ったのだけど、開発環境であるQuartusを動かすマシンをどうしようかと考えた。FPGAのビルドっておそろしく重いので、最低でも4コア＋8GBメモリ程度のマシンが必要となる。 とはいえ、土日にちょろっと使う程度だし、もはや物理マシンを
Vivadoのプロジェクトをgitで管理するための最小限のファイル構成 - Qiita
みなさん、Vivaってますか？ Windows上でVivadoで設計していると リモートサーバのLinuxとかでも使えるよう、Tclとかバッチモードを覚えたいな～ Vivadoのプロジェクトを最小限のファイルにしてgitで管理したいな～ IPソースを修正して、Update IPとかやって、Generate BitStreamを押すという単調なボタン操作の繰り返しを自動化したいなぁ～ ということを感じたことはないでしょうか。 今回から数回にわけて、VivadoのTCLやプロジェクト管理とバージョン管理などについて、よりスマートな方法を紹介していきたいと思います。 クラウドに時間で借りた高速なLinuxサーバにSSHでログインしてコンパイルして結果だけ受け取るなんていう使う方もできてしまいます。 今回の記事ではTCLの操作やGUI操作がたくさん出てきますが、最終的には全部スクリプト化するので不
Xilinx の開発ツールを Docker コンテナに閉じ込める | Tosainu Lab
あまり表には出していませんでしたが、少し前から FPGA を触っています。FPGA は以前から興味があったデバイスの1つだったこともあり、苦戦しながらも今まで触れたことのない概念の連続をなんだかんだで楽しんでいる気がします。欲を言えば、FPGA ともう少し普通の出会い方をし、普通の環境で勉強したかったなぁというのがありますが... その話は置いておき本題、FPGA の開発環境の話です。世の中で FPGA を使った開発が一般にどのように行われているかは詳しく知りませんが、その1つとして FPGA ベンダの提供する開発環境を利用するというのがあります。例えば最近の Xilinx なら [Vivado Design Suite](https://www.xilinx.com/products/design-tools/vivado.html) (Vivado) という感じです。さてこの Viva
Vivado, Git, Dockerを雑に組み合わせて雑に使う - Qiita
前置き 手元の作業環境はWindowsがいいけどVivadoをWindowsにインストールして環境が汚れるのは嫌、どうせ動かすならLinux突っ込んだサーバ上で楽々コンパイルしたい等、諸々の欲求を満たすためにいろいろやったのでその結果のメモをまとめておく。 以下のような欲求がある人向け Vivadoのプロジェクトを雑にGitで管理したい 雑に開発環境構築したい CentOSとか触りたくない、最悪Vivadoの動作環境としては許容するにしても作業環境はまともなOSにしたいし雑にアップデートもしたい VNCとかめんどいし、GUIをなるべく楽(というよりシームレス)に触りたい 触らずに済むならGUIは触りたくない 環境 Vivado/Vitis 2020.1 PetaLinux Tools v2020.1 Ubuntu 20.04 Vivado 2020.1のサポートOS範囲外だがvivado-
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ホスト コードの最適化 - Vitis™ チュートリアル 2022.1 の資料
https://www.pixela.co.jp/products/pickup/dev/petalinux/p1_1_environment.html
Welcome to AutoSA’s documentation! — AutoSA 0.01 documentation
Systolic Array¶
GOWIN FPGAの紹介と近況.pdf
Vitis チュートリアル - Vitis™ チュートリアル 2022.1 の資料
FPGAマガジン公式 | FPGA.Tokyo
Edge AI Evangelist’s Thoughts Vol.10: Xilinx’s New FPGA Versal Platform - Part 2 - HACARUS INC.
https://www.ipsj-kyushu.jp/page/ronbun/hinokuni/1008/upload/2018-1-0029_ura_hinokuni-paper_201902132316.pdf
新しいZYNQボードでLinuxが起動するまでに苦労したこと - なひたふJTAG日記