ASIC開発におけるChiselの課題 - Qiita
はじめに Chiselとはハードウェア記述言語（HDL）の一種です。最近ではRISC-Vというオープンソースのプロセッサの実装に使われることが多く、SystemVerilog/VHDLに次ぐ第3のHDLとしてメジャーになりつつあるようです。 Chiselは言語としてはScalaの内部DSLとして実装されています。つまりソースコードはScalaのソースコードであり、Scalaの豊富な言語機能やエコシステムを全て使うことができます。それによってこれまでのHDLでは難しかった抽象度の高い記述やツールサポートが実現されています。 というわけで「古臭いSystemVerilog/VHDLは捨てて、Chiselに移行しよう」と言いたいところですが、現状のChiselにはいくつか問題点も感じています。数年前にChiselのコードを触っていたので、そこで気付いた点をまとめておきます。 当時やっていたのは「
CIRCT
⚡️ “CIRCT” / Circuit IR Compilers and Tools“CIRCT” stands for “Circuit IR Compilers and Tools”. One might also interpret it as the recursively as “CIRCT IR Compiler and Tools”. The T can be selectively expanded as Tool, Translator, Team, Technology, Target, Tree, Type, … we’re ok with the ambiguity. The CIRCT community is an open and welcoming community. If you’d like to participate, you can do so
新しいHDL（ハードウェア記述言語）を考える
はじめに HDL （ハードウェア記述言語）は ASIC や FPGA を開発するための言語です。一般的には昔からある Verilog/VHDL/SystemVerilog がよく使われており、私自身は SystemVerilog を主に使っています。 最近はこれらを代替する言語として Chisel が RISC-V のエコシステムを中心にある程度使われるようになってきました。Chisel については SystemVerilog を置き換えられる言語になるのではないかと期待していた部分もあったのですが、現時点で ASIC 開発用言語として使用できる状態には至っていないと思っています。 というわけで当面は SystemVerilog を使い続けるしかない状況ですが、そうはいってもいろいろと不便な言語ではあるのでもう少し何とかしたいところです。 ちょうど parol というパーサジェネレータの記
Chiselでオリジナルデザインを開発し、Verilogを生成する(1. Chisel-template を生成する) - FPGA開発日記
Chiselを使ってオリジナルデザインを作成してみたい。とりあえず、ディープラーニングをターゲットとして、行列計算のためのモジュールをいろいろ作ってみたい。 まずは、Chisel単体で開発環境とテスト環境を構築するためにはどうしたらよいのだろうか。 いくつか環境を調査した。 Chisel: Constructing Hardware in an Scala Embedded Language via kwout Chisel-template を使った環境構築 Chiselを使ってVerilogファイルを生成するためには、 Chiselを記述する テストを行う Chisel → (FIRRTL) → FIR → Verilog を生成する の手順を踏む。このためには、 github で構築されている chisel-template リポジトリを使うのが便利だ。 github.com Chi
高位合成コンパイラを作ってみたい① - Qiita
これは言語実装 Advent Calendar 2016の4日目の記事です。 こちらは一般的なプログラミング言語の処理系とは目的も作り方も全く異なる言語処理系について、勉強して実際に作ってみようという企画となります。 今回は動作記述からハードウェア記述言語へとコンパイルする高位合成コンパイラがテーマです。元々はこの１回で単純なコンパイラの実装までを完結させるつもりでしたが、実装が間に合いませんでしたので、カレンダーの空いている日をもう１日頂いて１日目を勉強編、２日目を実装編という事にしたいと思います。 今回は、知人に紹介を頂きました以下の論文を勉強する事にしました。結構typoや組版崩れが多いので読む際は注意してください。回路設計の分野は非常に広範なのでもちろんこの論文の手法が全てではありません。 Chaiyakul, Viraphol, and Daniel D. Gajski. Ass
FPGAボードのBasys 3を買った - kivantium活動日記
SystemVerilogの勉強のためにVivadoが使えるFPGAボードが欲しかったので、DigilentのBasys 3を購入しました。ちなみにAcademic料金で購入するとかなり安くなるので、大学等に所属している人はAcademic登録することをおすすめします。 store.digilentinc.com Ubuntu 14.04上で環境構築した時のメモを残しておきます。 ちなみにボードはこんな感じです。 Vivadoのインストール Vivado Design SuiteからVivadoのインストーラを落とします。 WebPACKを選択してあとはデフォルトの設定のままインストールすれば大丈夫でした。 インストール先は標準から変更したほうがいいかもしれない（後述）ですが、ここではデフォルトの/opt/Xilinxにしました。 起動を簡単にするために~/.bashrcに alias v
Scalaでハードウェアを書く - wasabizの日記
2015-07-08 Scalaでハードウェアを書く Scalaでハードウェアを書けるChiselについて紹介します。 Chisel: Constructing Hardware in an Scala Embedded Language Chisel 2.2.0 Manual Chiselとは Chiselとはハードウェア記述用のためのライブラリでありScalaのDSLとして実装されています。最近巷で話題のRISC-Vというアーキテクチャがありますが、その実装であるRocket CoreがChiselで記述されています。Chiselは単なるScalaのライブラリなので、.scalaなファイルの中でimportして使います。そして回路の仕様をScalaで記述してコンパイルするとその仕様に従ったVerilogを出力する実行ファイルが出来ます。以下のコードはChiselのトップページから引用し
Synthesijer
THIS SITE IS NO LONGER ACTIVELY MAINTAINED, FOR RECENT RELEASES, PLEASE REFER TO: http://synthesijer.github.io/web/. About Synthesijer Download Quick Start Samples Resources ChangeLog License About Synthesijer Synthesijer is a high-level synthesis tool, which generates VHDL and Verilog HDL code from Java code. Synthesijer also provides a backend to generate VHDL/Verilog HDL, which helps to develop
AltHDLを雑に紹介する。 - Qiita
はじめに 今年は（も？）SystemVerilogに関して 大きなトピック無かったよなあ と感じる一年でした。 FPGA開発者はSVA(SystemVerilogAssertions)を欲し、Verification IPはSystemVerilogで書かれているところを見るとそれなりに浸透していると感じますが、「SystemVerilog=検証言語」の印象が大きく、SystemVerilogで設計している人はあまり見かけない感じです。 セルベース(ASIC)向けの論理合成ツールは対応が地味に進んでいますが、FPGAのIDEはそれほど進んでいません。むしろARM内蔵FPGAを使ってあれこれするのがホットトピックスであり、SystemVerilog対応のプライオリティはそれほど高くないのが実情でしょう。 それはされておき、もはやWebブラウザで実行する言語のデファクトスタンダードであるJav
MyHDL の紹介 - ksmakotoのhatenadiary
MyHDL は Python の内部 DSL として実装された HDL（ http://www.myhdl.org/doku.php/start によれば HDL and HVL (Hardware Verification Language) としている）です。 ダウンロード http://sourceforge.net/projects/myhdl/files/ から myhdl-0.7.tar.gz をダウンロードします。 インストール tarball を展開し、その中にある setup.py を管理者権限で実行します。私の環境では次のようなコマンドになりました。 $ gzcat myhdl-0.7.tar.gz | tar xf - $ cd myhdl-0.7 $ sudo python2.7 setup.py install 高階関数とデコレータ MyHDL が多用している P
Verilog HDLのデザイン解析・コード生成のためのPythonベースのオープンソースツールキットPyverilogをリリースしました - shtaxxx日記
Pyverilogは，ハードウェア記述言語Verilog HDLで記述されたハードウェアデザインの解析とコード生成を行うための，Python実装のツールキットです． githubからダウンロード Pyverilog: Python-based Hardware Design Processing Toolkit for Verilog HDL 構成 Pyverilogは4つのツールで構成されています． 構文解析器 (vparser) データフロー解析器 (dataflow) コントロールフロー解析器 (controlflow) コード生成器 (ast_code_generator) すべてのコードはPythonで記述されており，全体で12,000行程度とコンパクトなツールに仕上がっています． 構文解析器 構文解析器は，最もポピュラーなコンパイラコンパイラLex-YaccのPython実装の
「論理合成の時とは、ここが違う」、高位合成の現実を経験10年の富士通QNETが語る
エレクトロニクス業界のあらゆる場所で効率化が叫ばれて久しい。FPGAやICの設計では、そのためのツールとして高位合成に期待が寄せられてきた。筆者は3年前に「高位合成が普通に使うツールになった」と書いた（Tech-On!関連記事1）。 お試しや評価といったフェーズが終わり、FPGAやICの製品設計に使われて、その成果を複数の企業（部署）から聞くことができたのが、その記事を書くきっかけだった。Tech-On！ EDA Onlineで人気のトピックということもあり、その後も高位合成のことを聞く機会は多い。高位合成を導入した設計者は、さまざまな苦労を語る。未だに導入の敷居は高く、フル活用しているユーザーがそれほど多くないことが窺われる。 その理由は多岐にわたるだろう。富士通九州ネットワークテクノロジーズ（以下QNET）の山下公彰氏（第一開発統括部 第一開発部 プロフェッショナルエンジニア）が、それ
Chisel の紹介 - ksmakotoのhatenadiary
Chisel（Constructing Hardware in a Scala Embedded Language）は、Scala の内部 DSL として実装されたハードウェア記述言語（開発しているバークレー大 EECS（Electrical Engineering and Computer Sciences）では "hardware construction language" としている）です。Scala によるディジタル回路の記述から、C++ によるシミュレータ、または、Verilog HDL による記述を出力できます（さらに検証を行うこともできるようです）。詳しくは http://chisel.eecs.berkeley.edu/ を参照してください。なお chisel は英語で、たがね（鏨）およびのみ（鑿）を指す語です。 Chisel の導入として、PC-Unix 環境（私の場合
Chisel | Chisel
ScalaChisel is powered by Scala and brings all the power of object-oriented and functional programming to type-safe hardware design and generation. Chisel, the Chisel standard library, and Chisel testing infrastructure enable agile, expressive, and reusable hardware design methodologies. FIRRTLThe FIRRTL circuit compiler starts after Chisel and enables backend (FPGA, ASIC, technology) specializati
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http://ist.ksc.kwansei.ac.jp/~ishiura/publications/T2016-02b.pdf
http://dora.bk.tsukuba.ac.jp/~takeuchi/?%E9%9B%BB%E6%B0%97%E5%9B%9E%E8%B7%AF%2FHDL%2F%E9%9D%9E%E5%90%8C%E6%9C%9F%E4%BF%A1%E5%8F%B7%E3%82%92%E6%89%B1%E3%81%86%E3%81%9F%E3%82%81%E3%81%AE%E5%8D%B1%E3%81%86%E3%81%84Verilog%E3%83%A9%E3%82%A4%E3%83%96%E3%83%A9
MyHDL FPGA Tutorial II cont. (Echo, Audio Interface) - Christopher Felton
PRINCIPIA Limited
c-to-verilog.com - c to verilog リソースおよび情報
HugeDomains.com