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■ Transmission Line Theory for Digital Signals ■ 伝送線路 ■ HDLによるFPGA設計 ■ CによるFPGA設計 ■ デジタル回路設計 ■ デジタル信号処理 ■ フーリエ変換 デジタルに関係ない話... ■ 大きさくらべ ■ 時間くらべ ■ 数え上げの数学 ■ 物理の落ち穂拾い 次のようなことを書いていきます ・個人的に疑問に思ったこと なぜそうなるのか自分なりに理解したいと思いました ・目新しいことでなく基本的なこと でも、知っている人にはたぶんあたりまえのことです ・市販の本にあまり書かれてないこと とはいえ、初心者向けの本には書かれてなくて、知らなかった人には役立つかもしれません ・うのみにしないで下さい なるべく出典を明記しますが、個人的見解も入っているので間違っているかもしれません ・用語は我流です どこかにオーソライズされた定義
0. きっかけ デジタル回路の一般常識 1. 非同期クロック間転送(CDC) 同期設計ルール クロックスキューとジッタ 同期なクロックと非同期なクロック 2FFシンクロナイザ MUXシンクロナイザ MUXシンクロナイザの使用上の注意 ハンドシェイク・シンクロナイザ グレイコードカウンタ 同期FIFOの作り方 非同期FIFOの作り方 非同期FIFOを使った非同期クロック間転送 一致検出シンクロナイザ 非同期クロック間転送方法のまとめ 非同期リセットの解除タイミング マルチサイクルパス 補足 - ハザード 補足 - FPGAの合成結果によってハザードが出る例 2. ステートマシン(FSM) ステートマシンとデータパス ムーアマシンとミーリーマシン ステートの決め方 ステートのエンコーディング 未定義のステート FSM vs カウンタ 3. パイプライン パイプライン処理のアイデア シングルバッ
1. 論理合成向けのVerilogHDLの書き方 合成系と検証系 デジタル回路の基本形 組合せ回路のRTL記述 FlipFlopのRTL記述 Verilogの論理式の書き方 ムーアマシンのRTL記述 記述例 - シリアル受信回路 構造記述による階層化 動作記述と構造記述 補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogHDLコーディングのTips 記述スタイル エッジ検出の書き方 内部信号は正論理にする 小さいモジュールを作らない 中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterを乱用しない シミュレーション用コードをRTL記述に埋め込まない ビット演算・関係演算はビット幅をそろえる、算術演算はそろえなくていい if( )の条件式は1ビットにする ファイル名はモジュール名に一
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