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大谷翔平
fpga.kice.tokyo
1. Vivadoのプロジェクトを準備する デバッグを行うデザインを含むVivadoのプロジェクトを用意します。 2. HDLにマークをつける デバッグを行う信号にマークを付けます。Verilogの場合は(* mark_debug = “true” *)です。次の例では、AXIマスタモジュールのポート宣言部分に(* mark_debug = “true” *)を追加しています。(Block Design内の信号を観測する場合の手順はこちら。) // AXI Master // write port(デバッグ対象デザインのVerilogファイル) (* mark_debug = "true" *) output [P_AXI_M_AWID-1:0] o_awid_m; (* mark_debug = "true" *) output [P_AXI_M_AWADDR-1:0] o_awaddr
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