はてなブックマーク

どんな記事？ 自分がみた感じVerilogの文法説明書みたいなページはたくさんあるのですが、軽い感じで読めるサイトが少ないなと思って書いてみました。 本ページでは、Verilogの文法を必要最低限理解するために必要なことを説明していきます。筆者もVerilogを始めたてなので、細かい言葉遣いに間違いがあるかもしれません... 最終的にプロセッサー（もどき）をサンプルとして扱いたいと思っています。 一回で書くのは大変なので、何回かに分けて投稿したいと思います。 今回は、変数の代入なりモジュール宣言なり、if分岐なりを説明します。 wire変数とreg変数 Verilogの変数には、wire（ワイヤ）とreg（レジスタ）の２つの型みたいなものがあります。C言語などからきた人にはここがとてもわかりにくいと思います（体験談）。 wire変数 wire変数は、モジュール（部品）同士をつなぐ配線をあら