■ はじめに VerilogはSystemVerilogへとアップグレードされ、多くの機能改善と強化がなされた。Verilogでの弱点はSystemVerilogでほぼ解消されたと言っても過言ではない。しかし、検証面での強化、改善が多く、ネットや本でも圧倒的に検証向けの情報が多い。中にはSystemVerilogを検証言語だと壮大な勘違いしている人もいるぐらいである。デザイン向けのSystemVerilogの情報が不足している様に思う。特に日本語での情報が少ないせいなのか、日本でのデザイン分野での浸透がまだいまいちな様に思う。なのでデザイン向けのSystemVerilogの記事を書いてみようと思った。 上述の様にデザイン向けの改善、強化項目は数える程ではあるのだが、それらは非常に強力で、少し知っていると言うだけで開発効率に雲泥の差が出る。なので今までVerilogしか使って来なかった人はこ
