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はじめに 技術スタックというと使用しているプログラミング言語やフレームワークをまとめたもので、最近はWeb系を中心にこれを公開する会社が増えているようです。 しかしASIC開発の分野で技術スタックを公開しているという話は聞いたことがないな、と思ったので自社の技術スタックを書いてみることにしました。 PEZY Computingの技術スタック というわけで私の所属している株式会社PEZY ComputingのASIC開発チームの技術スタックが以下です。 もちろんASIC開発をするのにはこれだけでは足りず、本来は利用しているファウンドリ（LSIの製造会社、TSMCなど）やEDAツールベンダ（ASIC開発におけるコンパイラ相当のツール群を提供している会社、SynopsysやCadenceなど）も入ってくるはずなのですが、そのあたりはNDAなどあるので省略しています。 以下では各項目について簡単に

はじめに 2024/07/25 にリリースされた Rust 1.80.0 にて Rust by Example の日本語版が公式に公開されました。画面右上にある地球儀のアイコンから日本語を選択可能になっています。 この取り組みを始めたのは2023年の10月頃だったのですが、さまざまなレビュー待ちやRustにおけるドキュメント公開フローをよく分かっていなかったことによる失敗もあり、最終的には1年近くかかってしまいました。 Rustはコンパイラの開発などかなり良くドキュメント化されている（Rust Compiler Development Guide）のですが、ドキュメントの管理についてはほとんど資料がなく、Zulip で聞かないと分からないようなこともありました。 この記事ではこの1年でやってきたことを時系列で書いていきます。Rustのドキュメントに貢献したい人には参考になる部分があるかもし

はじめに デバッグというとデバッガを使ったりprint文を挿入するのが一般的です。しかし、現実にはそういった手法を取れない環境でデバッグする必要があることもあります。 例えば私の仕事はLSIの設計ですが、製造されたLSIの動作中に内部を見ることは当然できません。もし何らかの不具合が発生した場合、内部を観測することなくデバッグする必要があります。 こういったデバッグ手法をここではブラックボックステストにならって「ブラックボックスデバッグ」と呼ぶことにします。ブラックボックスデバッグはLSI固有の技法ではありません。例えばソフトウェアでもデバッガのアタッチやprint文の挿入で状態が変わってバグが再現しなくなることはあります。また大規模なネットワークインフラのデバッグでは対象が大きすぎて、実質的に詳細を観測できないこともあるかもしれません。 このようなブラックボックスデバッグは（おそらくドメイ

はじめに 以下の記事に書いたとおり新しいハードウェア記述言語を作ることにしました。 1週間ほど作業したところでなんとなく動く感じになってきたのと、構文や機能のアイデアをメモしたり議論したりする場所が欲しいと思ったので、作りかけの状態ですが公開することにしました。 Veryl 新言語の名前は "Veryl" です。よくある宝石系プログラミング言語にならって「beryl（緑柱石） + VerilogのV = Veryl」となっています。ソースコードの拡張子は ".vl" です。 追加してほしい機能などがあれば Issue にてお願いします。自分の趣味的な部分もあるので必ず取り入れるわけではありませんが、なるべく検討します。 できること 現時点ではビルド済みバイナリの公開などはしていないので Rust がビルドできる環境で としてください。 veryl コマンドが各種処理を実行するコマンドです。

はじめに HDL （ハードウェア記述言語）は ASIC や FPGA を開発するための言語です。一般的には昔からある Verilog/VHDL/SystemVerilog がよく使われており、私自身は SystemVerilog を主に使っています。 最近はこれらを代替する言語として Chisel が RISC-V のエコシステムを中心にある程度使われるようになってきました。Chisel については SystemVerilog を置き換えられる言語になるのではないかと期待していた部分もあったのですが、現時点で ASIC 開発用言語として使用できる状態には至っていないと思っています。 というわけで当面は SystemVerilog を使い続けるしかない状況ですが、そうはいってもいろいろと不便な言語ではあるのでもう少し何とかしたいところです。 ちょうど parol というパーサジェネレータの記